VLSI测试方法学和可测性设计

　　本书系统介绍超大规模集成电路（VLSI）的测试方法学和的可测性设计，为读者进行更深层次的电路设计、模拟、测试和分析打下良好的基础，也为电路（包括电路级、芯片级和系统级）的设计、制造、测试和应用之间建立一个相互交流的平台。
　　本书主要内容为电路测试、分析的基本概念和理论，数字电路的描述和模拟方法，组合电路和时序电路的测试生成方法，专用可测性设计，扫描和边界扫描理论，IDDQ测试，随机和伪随机测试原理，各种测试生成电路结构及其生成序列之间的关系，与MY邓列相关的其他测试生成方法，内建自测度原理，各种数据压缩结构和压缩关系，专用电路Memory和SoC等的可测性设计方法。
　　本书既可作为人一集成电路设计、制造、测试、应用，EDA和ATE专业人员的参考用书，也可作为高等院校高年级学生和研究生的专业课程教材。

第0章 概述
0.1 研究意义
0.2 章节安排
0.3 常用术语

第1章 电路分析基础
1.1 验证、模拟和测试
1.1.1 验证
1.1.2 产品测试
1.2 故障及故障检测
1.2.1 故障检测的基本原理
1.2.2 测试图形生成
1.3 缺陷、失效和故障
1.3.1 物理缺陷
1.3.2 失效方式
1.3.3 故障
1.3.4 故障、失效和缺陷的关系
1.4 故障模型
1.4.1 ssa故障
1.4.2 msa故障
1.4.3 桥接故障
1.4.4 短路与开路故障
1.4.5 延迟故障
1.4.6 暂时失效
1.5 故障的等效、支配和故障冗余
1.5.1 故障表
1.5.2 故障等效
1.5.3 故障支配
1.5.4 故障表化简
1.5.5 故障冗余
1.6 可控性、可观性及可测性
1.6.1 camelot可测性值计算方法
1.6.2 基于概率法的可测性值计算
1.7 数字电路的各种模型和描述方法
1.7.2 逻辑函数的异或表达
1.7.3 图
1.7.4 bdd图

第2章 模拟
2.1 大规模设计模拟
2.1.1 testbench
2.1.2 基于设计阶段的模拟
2.2 逻辑模拟
2.2.1 编译模拟
2.2.2 事件驱动模拟
2.2.3 延迟模型
2.3 故障模拟
2.3.1 并行故障模拟
2.3.2 演绎故障模拟
2.3.3 并发性故障模拟
2.3.4 故障模型结果分析

第3章 组合电路的测试
3.1 简介
3.2 异或法
3.2.1 异或法
3.2.2 不可检测故障
3.2.3 多输出电路
3.3 布尔差分
3.3.1 对原始输入节点的布尔差分
3.3.2 布尔差分的性质
3.3.3 对电路内部节点的布尔差分
3.4 路径敏化法
3.4.1 确定性算法的基本过程
3.4.2 无扇出分支的路径敏化法
3.4.3 有扇出分支的路径敏化法
3.5 d算法
3.5.1 d算法关键术语
3.5.2 d算法的基本步骤
3.5.3 d算法举例
3.6 podem算法
3.6.1 podem算法思路
3.6.2 podem算法流程
3.6.3 podem算法举例
3.7 其他测试生成算法
3.7.1 fan算法
3.7.2 其他算法

第4章 时序电路的测试
4.1 时序电路测试的概念
4.2 时序电路的功能测试
4.2.1 时序电路的检查序列
4.2.2 时序电路功能测试
4.3 时序电路的确定性测试生成
4.3.1 时序电路的模型
4.3.2 时序电路的测试生成模型
4.3.3 扩展的向后驱赶算法
4.3.4 扩展的向后驱赶算法举例
4.4 时序电路的其他测试生成方法
4.4.1 fastest算法
4.4.2 contest算法

第5章 专用可测性设计
5.1 概述
5.2 可测性分析
5.2.1 可控性值的估计
5.2.2 可观性值
5.2.3 scoap算法描述
5.2.4 可测性度量的应用
5.3 可测性的改善方法
5.3.1 插入测试点
5.3.2 电路分块
5.4 容易测试的电路
5.4.1 c可测性
5.4.2 变长测试
5.5 组合电路的可测性设计
5.5.1 用reed-muller模式设计组合电路
5.5.2 异或门插入法
5.5.3 组合电路的其他可测性设计方法
5.6 时序电路可测性设计中的问题
5.6.1 时序电路的初始化设计问题
5.6.2 时间延迟效应的最小化
5.6.3 逻辑冗余问题
5.6.4 避免设计中非法状态
5.6.5 增加逻辑以控制振荡

第6章 扫描路径法
6.1 简介
6.2 扫描路径设计
6.2.1 基本的扫描路径设计
6.2.2 部分扫描设计
6.2.3 隔离的串行扫描设计
6.2.4 非串行的扫描设计
6.3 扫描路径的测试方法
6.3.1 组合电路部分的测试生成
6.3.2 测试施加
6.3.3 扫描路径测试举例
6.4 扫描路径设计及测试举例
6.5 扫描路径的结构
6.5.1 双口触发器和电平敏化锁存器
6.5.2 电平敏化扫描设计
6.5.3 随机编址的存储单元

第7章 边界扫描法
7.1 边界扫描法的基本结构
7.2 测试存取通道及控制
7.2.1 测试存取通道的信号
7.2.2 tap控制器
7.2.3 tap控制器的操作
7.3 寄存器及指令
7.3.1 指令寄存器
7.3.2 测试数据寄存器
7.3.3 指令
7.4 操作方式
7.4.1 正常操作
7.4.2 测试方式操作
7.4.3 测试边界扫描寄存器
7.5 边界扫描描述语言
7.5.1 主体
7.5.2 bsdl描述器件举例

第8章 随机测试和伪随机测试
8.1 随机测试
8.1.1 随机测试的概念
8.1.2 故障检测率的估算
8.1.3 测试图形长度的计算
8.1.4 输入变量的优化
8.2 伪随机序列
8.2.1 同余伪随机序列
8.2.2 反馈移位寄存器和异或门构成的伪随机序列生成电路
8.3 lfsr的数学基础
8.3.1 根据本原多项式优化伪随机序列发生电路
8.3.2 lfsr的运算
8.3.3 m序列的特性
8.4 伪随机测试序列生成电路
8.4.1 外接型prsg
8.4.2 内接型prsg
8.4.3 混合连接型prsg
8.5 与m序列相关的序列的生成方法
8.5.1 ford序列
8.5.2 de bruijn序列
8.6 低功耗测试序列
8.6.1 rsic序列生成原理
8.6.2 rsic序列的数学表达
8.6.3 rsic序列的特性

第9章 内建自测试
9.1 内建自测试的概念
9.1.1 内建自测试简介
9.1.2 内建自测试的结构
9.1.3 内建自测试的测试生成
9.2 响应数据压缩
9.2.1 奇偶测试
9.2.2 "1"计数
9.2.3 跳变次数压缩
9.3 特征分析法
9.3.1 特征分析原理
9.3.2 串行输入特征寄存器
9.3.3 多输入的特征分析
9.4 内建自测试的结构
9.4.1 内建自测试
9.4.2 自动测试
9.4.3 循环内建自测试
9.4.4 内建逻辑块观测器
9.4.5 随机测试组合块
9.4.6 stumps

第10章 电流测试
10.1 简介
10.2 iddo测试机理
10.2.1 基本概念
10.2.2 无故障电路的电流分析
10.2.3 转换延迟
10.3 iddo测试方法
10.3.1 片外测试
10.3.2 片内测试
10.4 故障检测
10.4.1 桥接
10.4.2 栅氧
10.4.3 开路故障
10.4.4 泄漏故障
10.4.5 延迟故障
10.5 测试图形生成
10.5.1 基于电路级模型的测试图形生成
10.5.2 基于泄漏故障模型的测试图形生成
10.6 深亚微米技术对电流测试的影响

第11章 存储器测试
11. 1 存储器电路模型
11.1.1 功能模型
11.1.2 存储单元
11.1.3 ram组成
11.2 存储器的缺陷和故障模型
11.2.1 缺陷
11.2.2 阵列故障模型
11.2.3 周边逻辑
11.3 存储器测试的类型
11.3.1 性能测试
11.3.2 特征测试
11.3.3 功能测试
11.3.4 电流测试
11.4 存储器测试算法
11.4.1 mscan算法
11.4.2 galpat算法
11.4.3 算法型测试序列
11.4.4 checkerboard测试
11.4.5 marching图形序列
11.4.6 march测试的表达方法
11.4.7 各种存储器测试算法的分析
11.5 存储器测试方法
11.5.1 存储器直接存取测试
11.5.2 存储器内建自测试
11.5.3 宏测试
11.5.4 各种存储器测试方法比较
11.6 存储器的冗余和修复

第12章 soc测试
12.1 soc测试的基本问题
12.1.1 soc核的分类
12.1.2 soc测试问题
12.1.3 存取、控制和隔离
12.2 概念性的soc测试结构
12.2.1 测试源和测试收集
12.2.2 测试存取机构
12.2.3 测试壳
12.3 测试策略
12.3.1 核的非边界扫描测试
12.3.2 核的边界扫描测试策略
12. 4 ieee p1500标准
12. 5 soc测试再探索
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